VHDL设计一个同步置数、异步清零的D触发器

我就是我 2023-06-07 12:03 43阅读 0赞

设计一个同步置数、异步清零的D触发器，其引脚名称和逻辑功能如下表所示。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80Mzg4OTg0MQ_size_16_color_FFFFFF_t_70]

LIBRARY ieee;
    USE ieee.std_logic_1164.all;
    ENTITY ddddd IS
    PORT (clk, set, clr, d : IN STD_LOGIC;
    q, nq : OUT STD_LOGIC);
    
    END ddddd;
    ARCHITECTURE ard OF ddddd IS
    BEGIN
    	PROCESS( clk,set,clr,d) is
    	BEGIN
    		IF clr='0' THEN
    			q<='0';
    			nq<='1';
    		ELSE 
    			IF (clk'EVENT AND clk='1') THEN
    				IF  (SET='0' )THEN
    					q<='1';
    					nq<='0';
    				ELSE
    					IF d='1' THEN
    						q<='1';
    						nq<='0';
    					ELSIF d='0' THEN
    						q<='0';
    						nq<='1';
    					END IF;
    				END IF;
    			END IF;
    		END IF;
    	END PROCESS;
    END ard;

[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80Mzg4OTg0MQ_size_16_color_FFFFFF_t_70]: /images/20230601/863934bb18004108b1b8f884afc55b83.png

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