艾米电子 - 多路选择器与多路分解器，Verilog

秒速五厘米 2022-03-25 10:14 297阅读 0赞

## 对读者的假设 ##

已经掌握：

*  [可编程逻辑基础][Link 1]
 *  [Verilog HDL基础][Verilog HDL]
 *  [使用Verilog设计的Quartus II入门指南][Verilog_Quartus II]
 *  [使用Verilog设计的ModelSIm入门指南][Verilog_ModelSIm]

## 内容 ##

### 1 多路选择器Multiplexer ###

此处所说的多路选择器，为组合逻辑电路中的多路多路选择器：多路输入，一路输出。

1.1 不带优先级的多路选择器

1.1.1 使用case语句描述

此处以4选1多路选择器为例：

代码1.1 4选1多路选择器（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 </td> 
 <td> <code>`</code><code>timescale</code>&nbsp;<code>1ns/1ns</code> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iD,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b11</code>&nbsp;<code>: oQ = iD;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第10~16行，使用case语句来实现4选1多路选择器。因为是2^n个case选项，所以此处没有使用default语句。下面我会使用一个3选1的多路选择器来说明default的作用。

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 </td> 
 <td> <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b11</code>&nbsp;<code>: oQ = iD;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.1 4选1多路选择器的RTL视图][1.1 4_1_RTL]][1.1 4_1_RTL_1.1 4_1_RTL]

图1.1 4选1多路选择器的RTL视图

由图1.1所示，在2^n个case选项时，没有加上default语句，其综合的结果为并行的MUX。

代码1.2 4选1多路选择器testbench（不可综合，仅用于仿真）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 </td> 
 <td> <code>`</code><code>timescale</code>&nbsp;<code>1ns/1ns</code> <code>module</code>&nbsp;<code>multiplexer_tb;</code> <code>reg</code>&nbsp;<code>i_a, i_b, i_c, i_d;</code> <code>reg</code>&nbsp;<code>[1:0] i_sel;</code> <code>wire</code>&nbsp;<code>o_q; </code> &nbsp; <code>initial</code>&nbsp;<code>begin</code> <code>&nbsp;&nbsp;</code><code>i_a = 1; i_b = 0; i_c = 0; i_d = 0;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = 1; i_b = 0; i_c = 1; i_d = 1;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = 0; i_b = 0; i_c = 1; i_d = 0;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = 1; i_b = 1; i_c = 1; i_d = 0;</code> <code>end</code> &nbsp; <code>initial</code>&nbsp;<code>begin</code> <code>&nbsp;&nbsp;</code><code>i_sel = </code><code>2'b00</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b01</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b10</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b11</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 $</code><code>stop</code><code>;</code> <code>end</code> &nbsp; <code>multiplexer multiplexer_inst(</code> <code>&nbsp;&nbsp;</code><code>.iA&nbsp;&nbsp;&nbsp; (i_a),</code> <code>&nbsp;&nbsp;</code><code>.iB&nbsp;&nbsp;&nbsp; (i_b),</code> <code>&nbsp;&nbsp;</code><code>.iC&nbsp;&nbsp;&nbsp; (i_c),</code> <code>&nbsp;&nbsp;</code><code>.iD&nbsp;&nbsp;&nbsp; (i_d),</code> <code>&nbsp;&nbsp;</code><code>.iSel&nbsp; (i_sel),</code> <code>&nbsp;&nbsp;</code><code>.oQ&nbsp;&nbsp;&nbsp; (o_q) </code> <code>); </code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第3~5行声明了一些变量，使用的标准为：映射为所需测试模块的输入信号，即需要使用initial或always来给出激励，因此多声明为reg类型；而映射为所需测试模块的输出信号，不需要激励，声明为wire类型即可。

第21行，$stop表示仿真在此时刻终止。更多$打头的函数，请参考Verilog语法书。

[![图1.2  4选1多路选择器的功能仿真波形][1.2 4_1]][1.2 4_1_1.2 4_1]

图1.2 4选1多路选择器的功能仿真波形

[![图1.3  4选1多路选择器的门级仿真波形][1.3 4_1]][1.3 4_1_1.3 4_1]

图1.3 4选1多路选择器的门级仿真波形

由图1.2和图1.3所示，在2^n个case选项时，没有加上default语句，其功能仿真和门级仿真保持一致。

1.1.2 怎么多出个锁存器？

此处以3选1多路选择器为例。

代码1.3 3选1多路选择器1（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 </td> 
 <td> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.4 3选1多路选择器1的RTL视图][1.4 3_1_1_RTL]][1.4 3_1_1_RTL_1.4 3_1_1_RTL]

图1.4 3选1多路选择器1的RTL视图

如图1.4所示，综合出来了锁存器。下面我们讨论如何消除这个锁存器。

**方法1 加(\* full\_case \*)修饰**

代码1.4 3选1多路选择器2（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 </td> 
 <td> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>(* full_case *) </code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第10行，加(\* full\_case \*)修饰，强制综合成full case。

[![图1.4 3选1多路选择器2的RTL视图][1.4 3_1_2_RTL]][1.4 3_1_2_RTL_1.4 3_1_2_RTL]

图1.5 3选1多路选择器2的RTL视图

**方法2 使用default语句**

代码1.5 3选1多路选择器3（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 </td> 
 <td> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>default</code><code>: oQ = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第14行，加上default语句，来描述缺省动作。

<table> 
 <tbody> 
 <tr> 
 <td> 1 </td> 
 <td> <code>default</code><code>: oQ = </code><code>1'b0</code><code>;</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.5 3选1多路选择器3的RTL视图][1.5 3_1_3_RTL]][1.5 3_1_3_RTL_1.5 3_1_3_RTL]

图1.6 3选1多路选择器3的RTL视图

**方法3 在敏感列表后，赋初值**

代码1.6 3选1多路选择器4（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 </td> 
 <td> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*)</code> <code>begin</code> <code>&nbsp;&nbsp;</code><code>oQ = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> <code>end</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

注意第9~17，在代码1.3的基础上，于敏感列表之后，加入oQ的初值。

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 </td> 
 <td> <code>always</code>&nbsp;<code>@ (*)</code> <code>begin</code> <code>&nbsp;&nbsp;</code><code>oQ = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ = iB;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ = iC;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> <code>end</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.7 3选1多路选择器4的RTL视图][1.7 3_1_4_RTL]][1.7 3_1_4_RTL_1.7 3_1_4_RTL]

图1.7 3选1多路选择器4的RTL视图

**方法123的比较**

代码1.7 3选1多路选择器的testbench（不可综合，仅用于仿真）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 </td> 
 <td> <code>`</code><code>timescale</code>&nbsp;<code>1ns/1ns</code> <code>module</code>&nbsp;<code>multiplexer_tb;</code> <code>reg</code>&nbsp;<code>i_a, i_b, i_c;</code> <code>reg</code>&nbsp;<code>[1:0] i_sel;</code> <code>wire</code>&nbsp;<code>o_q;</code> &nbsp; <code>initial</code>&nbsp;<code>begin</code> <code>&nbsp;&nbsp;</code><code>i_a = 0; i_b = 0; i_c = 0;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = 1; i_b = 0; i_c = 0;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = 1; i_b = 0; i_c = 1;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = 0; i_b = 0; i_c = 1;</code> <code>&nbsp;&nbsp;</code><code>#20 i_a = </code><code>1'bx</code><code>; i_b = </code><code>1'bx</code><code>; i_c = </code><code>1'bx</code><code>;</code> <code>end</code> &nbsp; <code>initial</code>&nbsp;<code>begin</code> <code>&nbsp;&nbsp;</code><code>i_sel = </code><code>2'bxx</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b00</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b01</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b10</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b11</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 $</code><code>stop</code><code>;</code> <code>end</code> &nbsp; <code>multiplexer multiplexer_inst(</code> <code>&nbsp;&nbsp;</code><code>.iA&nbsp;&nbsp;&nbsp; (i_a),</code> <code>&nbsp;&nbsp;</code><code>.iB&nbsp;&nbsp;&nbsp; (i_b),</code> <code>&nbsp;&nbsp;</code><code>.iC&nbsp;&nbsp;&nbsp; (i_c),</code> <code>&nbsp;&nbsp;</code><code>.iSel&nbsp; (i_sel),</code> <code>&nbsp;&nbsp;</code><code>.oQ&nbsp;&nbsp;&nbsp; (o_q) </code> <code>);</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.8 方法1的功能仿真波形][1.8 _1]][1.8 _1_1.8 _1]

图1.8 方法1的功能仿真波形

[![图1.9 方法1的门级仿真波形][1.9 _1]][1.9 _1_1.9 _1]

图1.9 方法1的门级仿真波形

由图1.8和图1.9所示，虽然方法1加了(\* full\_case \*)修饰后，3选1多路选择器的综合结果没有产生锁存器，但是其功能仿真波形却当作锁存器来处理，而其门级仿真波形则是当作无关项来处理。即方法1，其前后仿真结果是不一致的。至于其他的特点，本文暂不讨论。想要了解更多full case的信息，请阅读参考2。

[![图1.10 方法2的功能仿真波形][1.10 _2]][1.10 _2_1.10 _2]

图1.10 方法2的功能仿真波形

[![图1.11 方法2的门级仿真波形][1.11 _2]][1.11 _2_1.11 _2]

图1.11 方法2的门级仿真波形

如图1.10和1.11所示，方法2使用了default语句，其前后仿真和综合的RTL视图一致。萧鸿森大哥提醒我们：正确的做法是，default指定输出0或者某个选项。

[![图1.12 方法3的功能仿真波形][1.12 _3]][1.12 _3_1.12 _3]

图1.12 方法3的功能仿真波形

[![图1.13 方法3的门级仿真波形][1.13 _3]][1.13 _3_1.13 _3]

图1.13 方法3的门级仿真波形

如图1.12和1.13所示，方法3在敏感列表后，赋初值也可以很好解决锁存器的问题。

1.1.3 结论

虽然方法123都可以解决锁存器的问题，但是：方法1的前后仿真结果不同；方法3的其他特点暂时没有研究。因此此处只推荐大家使用方法2，即要实现并行的mux，当case选项不是2^n个的时候，加上default指定输出0或某个选项是最安全的（虽然Verilog语法没有强制加入default）。

### 1.2 带优先级的多路选择器 ###

1.2.1 使用if-else-if描述

此处以3选1多路选择器为例。

代码1.8 使用if-else-if描述的3选1多路选择器（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 </td> 
 <td> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>if</code>&nbsp;<code>(iSel == </code><code>2'b0</code><code>) </code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>oQ = iA;</code> <code>&nbsp;&nbsp;</code><code>else</code>&nbsp;<code>if</code>&nbsp;<code>(iSel == </code><code>2'b01</code><code>) </code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>oQ = iB;</code> <code>&nbsp;&nbsp;</code><code>else</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>oQ = iC;</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第9~15行，使用if-else-if描述带优先级的多路选择器。有人看到我的代码会有一点小疑问？为什么always块没有加begin-end的。其实呢这个begin-end就相当于C语言里面的｛｝，与C语言类似，当后面的语句条数为1时，可以省略begin-end。而if-else-if恰好为一个完整的语句。

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 </td> 
 <td> <code>always</code>&nbsp;<code>@ (*) </code> <code>&nbsp;&nbsp;</code><code>if</code>&nbsp;<code>(iSel == </code><code>2'b0</code><code>) </code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>oQ = iA;</code> <code>&nbsp;&nbsp;</code><code>else</code>&nbsp;<code>if</code>&nbsp;<code>(iSel == </code><code>2'b01</code><code>) </code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>oQ = iB;</code> <code>&nbsp;&nbsp;</code><code>else</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>oQ = iC;</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.14 使用if-else-if描述的3选1多路选择器的RTL视图][1.14 _if-else-if_3_1_RTL]][1.14 _if-else-if_3_1_RTL_1.14 _if-else-if_3_1_RTL]

图1.14 使用if-else-if描述的3选1多路选择器的RTL视图

1.2.2 使用“: ?”描述

既然使用if-else-if可以描述带优先级的多路选择器，那么使用“: ?”当然也是可行的。

代码1.9 使用“: ?”描述的3选1多路选择器（可综合）

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 </td> 
 <td> <code>module</code>&nbsp;<code>multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iB,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iC,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>oQ&nbsp; </code> <code>);</code> &nbsp; <code>assign</code>&nbsp;<code>oQ = (iSel == </code><code>2'b00</code><code>) ? iA :</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;</code><code>(iSel == </code><code>2'b01</code><code>) ? iB : iC;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;</code>&nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第9~10行，使用“: ?”描述带优先级的多路选择器。

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 </td> 
 <td> <code>assign</code>&nbsp;<code>oQ = (iSel == </code><code>2'b00</code><code>) ? iA :</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;</code><code>(iSel == </code><code>2'b01</code><code>) ? iB : iC;</code> </td> 
 </tr> 
 </tbody> 
</table>

实际上等同于，为什么使用上面这种写法呢？因为“: ?”的运算优先级比较低，所以不必加括号。

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 </td> 
 <td> <code>assign</code>&nbsp;<code>oQ = (iSel == </code><code>2'b00</code><code>) ? iA :</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;</code><code>((iSel == </code><code>2'b01</code><code>) ? iB : iC);</code> </td> 
 </tr> 
 </tbody> 
</table>

注意：第6行的声明，由于是使用assign语句赋值，因此无需声明成reg类型。

<table> 
 <tbody> 
 <tr> 
 <td> 1 </td> 
 <td> <code>output</code>&nbsp;<code>oQ</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图1.15 使用“: ?”描述的3选1多路选择器的RTL视图][1.15 _ _3_1_RTL]][1.15 _ _3_1_RTL_1.15 _ _3_1_RTL]

图1.15 使用“: ?”描述的3选1多路选择器的RTL视图

如图1.15所示，使用“: ?”描述多路选择器与if-else-if描述完全一致，因此两种描述方式可以互换。

2 多路分解器De-Multiplexer

多路分解器，也叫数据选择器，顾名思义即多路输入，一路输出。有了前面的基础，那么描述一个多路分解器，便是轻而易举的事情了。

代码2.1 使用case描述多路分解器

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 </td> 
 <td> <code>module</code>&nbsp;<code>de_multiplexer(</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>iA,</code> <code>&nbsp;&nbsp;</code><code>input</code>&nbsp;<code>[1:0] iSel,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ_0,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ_1,</code> <code>&nbsp;&nbsp;</code><code>output</code>&nbsp;<code>reg</code>&nbsp;<code>oQ_2</code> <code>);</code> &nbsp; <code>always</code>&nbsp;<code>@ (*)</code> <code>begin</code> <code>&nbsp;&nbsp;</code><code>oQ_0 = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>oQ_1 = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>oQ_2 = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ_0 = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ_1 = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ_2 = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>default</code>&nbsp;<code>: ;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> <code>end</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

第9~20行，在敏感列表后，追加初始值，可以有效地避免生成锁存器。

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 </td> 
 <td> <code>always</code>&nbsp;<code>@ (*)</code> <code>begin</code> <code>&nbsp;&nbsp;</code><code>oQ_0 = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>oQ_1 = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>oQ_2 = </code><code>1'b0</code><code>;</code> <code>&nbsp;&nbsp;</code><code>case</code>&nbsp;<code>(iSel)</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b00</code>&nbsp;<code>: oQ_0 = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b01</code>&nbsp;<code>: oQ_1 = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>2'b10</code>&nbsp;<code>: oQ_2 = iA;</code> <code>&nbsp;&nbsp;&nbsp;&nbsp;</code><code>default</code>&nbsp;<code>: ;</code> <code>&nbsp;&nbsp;</code><code>endcase</code> <code>end</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图2.1 代码2.1综合后的RTL视图][2.1 _2.1_RTL]][2.1 _2.1_RTL_2.1 _2.1_RTL]

图2.1 代码2.1综合后的RTL视图

代码2.2 代码2.1的testbench

<table> 
 <tbody> 
 <tr> 
 <td> 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 </td> 
 <td> <code>`</code><code>timescale</code>&nbsp;<code>1ns/1ns</code> <code>module</code>&nbsp;<code>de_multiplexer_tb;</code> <code>reg</code>&nbsp;<code>i_a;</code> <code>reg</code>&nbsp;<code>[1:0] i_sel;</code> <code>wire</code>&nbsp;<code>o_q_0, o_q_1, o_q_2;</code> &nbsp; <code>initial</code>&nbsp;<code>begin</code> <code>&nbsp;&nbsp;</code><code>i_a = 0;</code> <code>&nbsp;&nbsp;</code><code>forever</code>&nbsp;<code>#10 i_a = ~i_a;</code> <code>end</code> &nbsp; <code>initial</code>&nbsp;<code>begin</code> <code>&nbsp;&nbsp;</code><code>i_sel = </code><code>2'b00</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b01</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b10</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 i_sel = </code><code>2'b11</code><code>;</code> <code>&nbsp;&nbsp;</code><code>#20 $</code><code>stop</code><code>;</code> <code>end</code> &nbsp; <code>de_multiplexer de_multiplexer_inst(</code> <code>&nbsp;&nbsp;</code><code>.iA(i_a),</code> <code>&nbsp;&nbsp;</code><code>.iSel(i_sel),</code> <code>&nbsp;&nbsp;</code><code>.oQ_0(o_q_0),</code> <code>&nbsp;&nbsp;</code><code>.oQ_1(o_q_1),</code> <code>&nbsp;&nbsp;</code><code>.oQ_2(o_q_2)</code> <code>);</code> &nbsp; <code>endmodule</code> </td> 
 </tr> 
 </tbody> 
</table>

[![图2.1 代码2.1的功能仿真波形][2.1 _2.1]][2.1 _2.1_2.1 _2.1]

图2.1 代码2.1的功能仿真波形

[![图2.2 代码2.1的门级仿真波形][2.2 _2.1]][2.2 _2.1_2.2 _2.1]

图2.2 代码2.1的门级仿真波形

图2.1和图2.2的所示波形与代码2.1一致。

### 辅助阅读 ###

1. Wikipedia.[Multiplexer][]

### 参考 ###

1. 刘福奇, 刘波.[Verilog HDL应用程序设计实例精讲][Verilog HDL 1].电子工业出版社

2. Cliff Cummings' Award-Winning Verilog & SystemVerilog Papers. ["full\_case parallel\_case", the Evil Twins of Verilog Synthesis][full_case parallel_case_ the Evil Twins of Verilog Synthesis]

3. 萧鸿森.[(原創) 多工器MUX coding style整理 (SOC) (Verilog) (Quartus II)][_MUX coding style_ _SOC_ _Verilog_ _Quartus II]

4. Altera.[Recommended HDL Coding Styles][].General Coding Guidelines

## 另见 ##

[\[与艾米一起学FPGA/SOPC\].\[逻辑实验文档连载计划\]][FPGA_SOPC_.]

[Link 1]: http://mysupport.altera.com/etraining/webex/PLDBasics_CN/player.html
[Verilog HDL]: http://www.altera.com/customertraining/webex/Verilog_CN/player.html
[Verilog_Quartus II]: http://www.cnblogs.com/yuphone/archive/2010/08/21/1805388.html
[Verilog_ModelSIm]: http://www.cnblogs.com/yuphone/archive/2010/08/30/1812932.html
[1.1 4_1_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_3.png
[1.1 4_1_RTL_1.1 4_1_RTL]: /images/20220325/090da6a218244ddebb7367a725eb14ba.png
[1.2 4_1]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_16.png
[1.2 4_1_1.2 4_1]: /images/20220325/5338ee4cc33e4c09a51f418c5ec1b8b7.png
[1.3 4_1]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_18.png
[1.3 4_1_1.3 4_1]: /images/20220325/670170e0d98344ada1683b651533b539.png
[1.4 3_1_1_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_4.png
[1.4 3_1_1_RTL_1.4 3_1_1_RTL]: /images/20220325/c4d8fa7a77b94b81995c75a30dfd8d4a.png
[1.4 3_1_2_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_2.png
[1.4 3_1_2_RTL_1.4 3_1_2_RTL]: /images/20220325/274fe3ef7c2b47afa8543f67a75a0f87.png
[1.5 3_1_3_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_5.png
[1.5 3_1_3_RTL_1.5 3_1_3_RTL]: /images/20220325/22a5cc5e607a48f8b7efee06368c5345.png
[1.7 3_1_4_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb.png
[1.7 3_1_4_RTL_1.7 3_1_4_RTL]: /images/20220325/0ff731b0b43b443b87b5acc745267ab7.png
[1.8 _1]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_11.png
[1.8 _1_1.8 _1]: /images/20220325/c56b449010824db483102df44475076d.png
[1.9 _1]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_12.png
[1.9 _1_1.9 _1]: /images/20220325/a8addfc077da4c3c97fc4b2846c281ff.png
[1.10 _2]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_1.png
[1.10 _2_1.10 _2]: /images/20220325/c8c96db68295410b858e21793d9d9d4e.png
[1.11 _2]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_2.png
[1.11 _2_1.11 _2]: /images/20220325/98baef508ff043c58f1e72b81bc9d71a.png
[1.12 _3]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_3.png
[1.12 _3_1.12 _3]: /images/20220325/8a0c930b608643a4bfe351fd9e743ffa.png
[1.13 _3]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_4.png
[1.13 _3_1.13 _3]: /images/20220325/ac0cdb92aa5d4ac49ace9ba8dafd8fd6.png
[1.14 _if-else-if_3_1_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb.png
[1.14 _if-else-if_3_1_RTL_1.14 _if-else-if_3_1_RTL]: /images/20220325/de5f2b139b48439cb1de149758566070.png
[1.15 _ _3_1_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/ModelSimQuartusIIVerilog_117E0/image_thumb_1.png
[1.15 _ _3_1_RTL_1.15 _ _3_1_RTL]: /images/20220325/c16c297d1e9249779fa03758dfd1d6be.png
[2.1 _2.1_RTL]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_6.png
[2.1 _2.1_RTL_2.1 _2.1_RTL]: /images/20220325/9973b38a86b643d5ad6eb2b244d51112.png
[2.1 _2.1]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_9.png
[2.1 _2.1_2.1 _2.1]: /images/20220325/9b057207086f41368c280591e486e9b6.png
[2.2 _2.1]: https://images.cnblogs.com/cnblogs_com/yuphone/WindowsLiveWriter/0457577e4b43_A99D/image_thumb_10.png
[2.2 _2.1_2.2 _2.1]: /images/20220325/ae35cf1bf4394f96b0d9c54e797a7b6c.png
[Multiplexer]: http://en.wikipedia.org/wiki/Multiplexer
[Verilog HDL 1]: http://www.china-pub.com/48796
[full_case parallel_case_ the Evil Twins of Verilog Synthesis]: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf
[_MUX coding style_ _SOC_ _Verilog_ _Quartus II]: http://www.cnblogs.com/oomusou/archive/2010/09/05/verilog_mux2.html
[Recommended HDL Coding Styles]: http://www.altera.com.cn/literature/hb/qts/qts_qii51007.pdf
[FPGA_SOPC_.]: http://www.cnblogs.com/yuphone/archive/2010/08/27/docs_plan.html